¿Cómo modelará sus retrasos de E / S en el diseño físico VLSI?

Si puede responder a las siguientes 2 preguntas “¿cuándo puede cambiar?” Y “¿cuándo puedo cambiar?”, Creo que la mitad del trabajo está hecho. El que está en el cuadro amarillo está fuera del mundo, y el que está en el cuadro transparente con borde amarillo es la interfaz de tu chip

Ahora, tomemos uno de los siguientes casos, donde se conoce el retardo combinado del mundo exterior c2q y del mundo exterior, algo así como a continuación:

En este caso, dice, que el mundo exterior puede cambiar max en 530ps y min en 230ps. Eso se convierte en las restricciones de su interfaz de entrada.

Hay 5 casos más de entrada y 5 casos más de salida, que son aún más complicados. Puede enviarme un correo electrónico a [email protected], para que pueda enviarle un enlace detallado sobre eso. He usado alrededor de 150 imágenes similares a las anteriores para explicar todos los casos de análisis de interfaz